台积电(TSMUS)最新策略——砸钱

Written by on 2020年4月29日 in 电竞赛事竞猜平添
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2019年台积电晶圆出货量达1010万片12英寸晶圆约当量,2018年为1080万片12寸晶圆约当量;2019年先进制程技术(16/12/10/7纳米)的销售金额占整体晶圆销售金额的50%,高于2018年的41%;2019年在全球代工领域市场占有率达52%,高于2018年的51%。

2019年提供272种不同的制程技术,为499个客户生产了10761种不同的芯片,应用范围包括整个电子应用产业,如个人电脑与其周边产品、信息应用产品、有线与无线通讯系统产品、服务器与数据中心、汽车与工业以及包括数字电视、游戏机、数码相机等消费性电子、物联网及穿戴式设备等。

根据台积电方面的透露,目前台积电5纳米制程已经准备完成,随时可以进入到量产当中。在5纳米客户上,台积电目前几乎囊括了所有对于5纳米有需求的客户,包括苹果(Apple)、高通(Qualcomm)、海思(Hisilicon)、超微半导体(AMD)、联发科(MTK)等公司。3纳米技术继续使用FinFET晶体管结构,将于2021年试产,2022年量产;2019年已经投入2纳米研发,预计将于2024年投产。

台积电真是越来越可怕,已经成为晶圆代工市场的巨无霸。下面芯思想研究院从三个方面解析台积电。

2000年研发费用首次超过1亿美元,2007年研发费用首次突破5亿美元,2011年研发费用首次突破10亿美元,2015年研发费用首次突破20亿美元;2019年研发费用为29.6亿美元,接近30亿美元。从2000年到2019年研发费用合计达240亿美元,而从2015年到2019年的研发费用合计128亿美元,超过前15年的研发费用总和。大手笔研发投入带来的是技术的领先。

2018年台积电的财报中有一句线)制程,并领先其他同业至少一年。2019年6月台积电成功量产7纳米加强版(N7+),这是业界首个商用极紫外光(EUV)制程。

台积电自1987年透过转让台湾工业技术研究院的2微米和3.5微米工艺技术创立公司,一直秉持“内部研发”战略,并在当年为飞利浦定制了3.0微米工艺技术;1988年,刚刚一岁的台积电就自研了1.5微米工艺技术;1999年发布了世界上第一个0.18微米低功耗工艺技术;2003年推出了当时业界领先的0.13微米低介质铜导线年全球首家采用浸没式光刻工艺生产90纳米芯片;2006年量产65纳米工艺技术;2008年量产40纳米工艺技术;2011年全球首家推出28纳米通用工艺技术;2014年全球首家量产20纳米工艺技术。

台积电在开始20纳米制程研发时,就瞄准布局FinFET,2012年完成16纳米制程的定义,迅速且顺利地完成测试芯片的产品设计定案,并在以FinFET架构为基础的静态随机存取存储器单位元(SRAM Bit Cell)上展现功能性良率;并在2014年开始风险生产16FF+工艺,2015年就顺利量产;2016年采用多重曝光的10纳米工艺也迅速进入量产,量产速度较之前的制程更快。

台积电的7纳米是10纳米的缩小版(shrink),后部金属工艺技术基本兼容,整体密度和性能改进不多。采用DUV加浸没式(immersion)和多重图案(multiple patterning)方案的7纳米于2017年4月开始风险生产,,2018年第三季开始贡献营收,在2018年有40多个客户产品流片,2019年有100多个新产品流片。与10纳米FinFET工艺相比,7纳米FinFET具有1.6倍逻辑密度,约20%的速度提升和约40%的功耗降低。有两个工艺制程可选,一是针对AP(N7P),二是针对HPC(N7HP)。联发科天玑1000、苹果A13和高通骁龙865都是采用N7P工艺。

7纳米之后的全节点提升的工艺是5纳米(N5)。5纳米完全采用极紫外光(EUV)方案,于2019年3月进入风险生产阶段,预期2020年第二季拉高产能并进入量产。主力生产工厂是Fab 18。与7纳米制程相较,但5纳米从前到后都是全新的节点,逻辑密度是之前7纳米的1.8倍,SRAM密度是7纳米的1.35倍,可以带来15%的性能提升,以及30%的功耗降低。5纳米的另一个工艺是N5P,预计2020年第一季开始试产,2021年进入量产。与5nm制程相较在同一功耗下可再提升7%运算效能,或在同一运算效能下可再降低15%功耗。

5纳米之后的全节点提升的工艺是3纳米,台积电表示正在研发中,虽然制程细节2020年4月将见分晓。但根据一些细节发现,台积电3纳米工艺继续采用FinFET工艺,晶体管密度达到每平方毫米2.5亿个(250MTr/mm2),相对于5纳米来说,晶体管密度提升达1.5倍,性能提升7%,能耗减少15%。

2000年资本支出首次超过10亿美元,2010年资本支出首次超过50亿美元,2016年资本支出首次超过100亿美元。从2000年到2019年资本支出合计达1150亿美元,而从2016年到2019年的资本支出是464亿美元,占近20年资本支出总和的40%。大规模资本支出带来的是庞大的产能支持。

截至2019年底,台积电全球有五座12英寸晶圆厂(新竹FAB12、台南FAB14、台中FAB15、南京FAB16、台南FAB18)、六座8英寸晶圆厂(新竹FAB3、新竹FAB5、新竹FAB6、新竹FAB8、上海FAB10、美国FAB11)和一座6英寸晶圆厂(新竹FAB2),年产能超过1200万片12英寸晶圆约当量。

台积电最早生产FinFET始于2014年,目前FinFET工艺有5个基地,分别是位于台湾新竹的FAB12、台湾台南的FAB14和FAB18、台湾台中的FAB15和江苏南京的FAB16。各工艺节点的布局是,16/12纳米由FAB14和FAB16负责生产,合计月产能约15万片;7纳米由FAB15负责生产,合计月产能约15万片;5纳米主要在FAB18生产,目前FAB18 P1/P2的建置产能达10万片。

2011年推出2.5D Interposer技术CoWoS(Chip on Wafer on Substrate,晶圆基底封装)。张忠谋在第三季法说会上放言,台积电要进军封装领域。此举震撼半导体业界,特别是封装业界。第一代CoWoS采用65纳米工艺,线m,实现4层布线,为FPGA、GPU等高性能产品的集成提供解决方案。到2013年量产时,可编程逻辑门阵列供应赛灵思(Xilinx)型号为“Virtex-7 2000T FPGA”的28纳米产品是最具代表性的CoWoS产品之一。目前CoWoS已经获得赛灵思(Xilinx)、英伟达(nVIDIA)、超微半导体(AMD)、富士通(Fujitsu)谷歌(Google)、华为海思(HiSilicon)等高端HPC芯片订单。

值得注意的是,在VLSI Symposium会上,台积电展示了自己为高性能计算平台设计的一颗名为“This”小芯片(Chiplet),采用7纳米工艺,面积大小仅仅27.28平方毫米(4.4×6.2mm),采用CoWos封装技术,双芯片结构,其一内建4个Cortex A72核心,另一内建6MiB三级缓存。This的标称最高主频为4GHz,实测达到了4.2GHz(1.375V)。同时,台积电还开发了称之为LIPINCON互连技术,信号数据速率8 GT/s。

InFO是将CoWoS结构尽量简化,最后出来一个无须硅中介层的精简设计,可以让芯片与芯片之间直接连结,减少厚度,成本也相对较CoWoS低廉,但又能够有良好的表现,适用于追求性价比的移动通信领域,在手机处理器封装中,减低30%的厚度,腾出宝贵的手机空间给电池或其他零件。这就是2016年首次开始在苹果的A10处理器中采用InFO封装,首度用在苹果iPhone 7与iPhone 7Plus中。InFO成为台积电独占苹果A系列处理器订单的关键。

台积电表示,SoIC是一种创新的多芯片堆叠技术,是一种将带有TSV的芯片通过无凸点混合键合实现三维堆叠,可以交多个小芯片(Chiplet)整合成一个面积更小和轮廓更薄的系统单芯片。透过此项技术,7纳米、5纳米甚至3纳米的先进系统单芯片能够与多阶层、多功能芯片整合,可实现高速、高频、低功耗、高间距密度、最小占用空间的异质三维集成电路。

针对先进行动装置及高效能运算的应用,采用细小间距阵列铜凸块(Cu bump)倒装(Flip Chip)的7纳米晶圆已于2018年第一季开始量产。除了高阶先进手 机内使用的28 奈米产品及更成熟技术外, 适用于物 联网应用的16 奈米制程的晶圆级封装(Wafer Level Chip Scale Packaging, WLCSP)技术亦于民国一百零 七年第四季开始量产。

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